CMD + K

Kapittel 7Begreper & formler · Minne og register
Referanseside · Kapittel 7

Begreper & formler

Alle nøkkelbegrepene og formlene fra Minne og register, samlet på én side. Bruk denne som oppslag når du leser, øver flashcards eller tar quiz.

Øv med flashcards13 kort fra dette kapittelet

Begreper

Sentrale begreper fra kapittelet med korte definisjoner.

01Bistabilt system

System med to stabile tilstander; holder seg i den tilstanden det blir satt i.

02Minnecelle

Bistabil krets (typisk to invertere) som lagrer én bit.

03RAM

Random Access Memory; matrise av minneceller med adressedekoder.

04Lås (latch)

Bistabil krets som er transparent når CLK = 0 og låser når CLK = 1.

05D-vippe

To lås i kaskade; trigger på stigende klokkeflanke og er stabil resten av perioden.

06Klokkesignal

Periodisk digitalt signal som synkroniserer endringer i kretsen.

07Register

N D-vipper styrt av samme klokke; holder N bit stabilt mellom flankene.

08Synkron logikk

Designmønster der kombinatorisk logikk er plassert mellom register med felles klokke.

09FPGA

Field Programmable Gate Array — omprogrammerbare logiske kretser bygd på oppslagstabeller (LUT).

10LUT

Lookup Table — liten RAM som realiserer kombinatorisk logikk ved å lagre sannhetstabellen.

Formler

Hver formel: hva den heter, hvordan den ser ut, og hva symbolene betyr.

bistabil-spenning

Spenningsdeling i bistabilt system

Logg inn for forklaring

Når to invertere prøver å drive en felles node Q, vinner den med lavest utgangsmotstand.

R_1utgangsmotstand til den ene inverteren
R_2utgangsmotstand til den andre inverteren
V_{DD}forsyningsspenning
klokkefrekvens

Klokkefrekvens

Logg inn for forklaring

Klokkesignal CLK er periodisk med periode T. Synkrone signaler endrer verdi bare ved klokkeflanke.

Tklokkeperiode (s)
f_cklokkefrekvens (Hz)
klokke-konstraint

Klokkeperiode-konstraint

Logg inn for forklaring

For at en synkron krets skal være korrekt må klokkeperioden være lang nok til at signalet propagerer gjennom kombinatorisk logikk og setter seg før neste klokkeflanke. Setter taket på klokkefrekvensen.

T_{clk}klokkeperiode
t_{pd}kombinatorisk forsinkelse gjennom logikken
t_{setup}tid signalet må være stabilt før klokkeflanken

Læringsmål

Hva du skal kunne etter å ha lest kapittelet.

  1. 01Forklare hvorfor to inverterte tilbakekoblede invertere gir et bistabilt system med to stabile tilstander
  2. 02Skille en transparent lås fra en flank-trigget D-vippe og forklare hvorfor master-slave-koblingen gjør flankene rene
  3. 03Beskrive synkron logikk som kombinatorisk logikk mellom register, og hvilken konstraint som setter maks klokkefrekvens
  4. 04Forklare hvordan en LUT i en FPGA realiserer en vilkårlig kombinatorisk funksjon ved å lagre sannhetstabellen i RAM